ID: 101

Type: Default

1000ms

256MiB

Difficulty: 3

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题目描述

编写 Verilog 代码，使电路输出信号1

输入格式

无输入

输出格式

输出1，位宽为1

示例代码

module top(
  output one
);
  // Write your code here
endmodule