ID: 102

Type: Default

1000ms

256MiB

Difficulty: 2

Uploaded By:

题目描述

编写 Verilog 代码，使电路输出信号0

输入格式

无输入

输出格式

输出0，位宽为1

示例代码

module top(
  output out
);
  // Write your code here
endmodule