题目描述

创建一个Verilog模块，实现与门的逻辑功能，如下图所示：

输入格式

1bit a, 1bit b

输出格式

1bit out, 为 a and b 的结果

示例代码

module top(
  input a, 
  input b,
  output out );
// 请用户在下方编辑代码
    
//用户编辑到此为止
endmodule