题目描述

创建一个Verilog模块，实现或非门的逻辑功能，如下图所示

输入格式

输入a,b均为1位

输出格式

输出out也为1位

示例代码

module top( 
    input a, 
    input b, 
    output out );
// 请用户在下方编辑代码
    
//用户编辑到此为止
endmodule