#111. 向量_续 1

    ID: 111 Type: Default 1000ms 256MiB

向量_续 1

题目描述

创建一 Verilog 模块,将 16bit 输入信号 in 分成两个 8bit 的信号 out_hi、out_lo,然后输出,如下图所示: image

输入格式

输入信号 in, 位宽 16bit,类型为 wire。

输出格式

输出信号 out_hi,位宽 8bit,为输入信号的高 8 位。 输出信号 out_lo,位宽 8bit,为输入信号的低 8 位。

示例代码

`default_nettype none     // Disable implicit nets. Reduces some types of bugs.
module top( 
    input   wire    [15:0]  in,
    output  wire    [7:0]   out_hi,
    output  wire    [7:0]   out_lo 
);
    // Write your code here
    
endmodule