题目描述

创建一verilog电路，实现对模块mod_a基于端口位置的实例化，如下图所示： 其中mod_a模块的代码提供为：

module mod_a(
    output out1, out2,
    input in1,in2,in3,in4);
    assign out1 = in1 & in2 & in3 & in4;
    //这只是一个简单的示例
    assign out2 = in1 | in2 | in3 | in4;   
    //这只是一个简单的示例
endmodule

Hint: -实例化名称可以与模块名称相同 -实例化模块时，需要注意端口信号的位宽相匹配，本例中都是1bit，所以不存在问题

输入格式

4个1bit信号a, b, c, d

输出格式

经由模块mod_a输出的信号out1, out2

示例代码

module mod_a(
    output out1, out2,
    input in1,in2,in3,in4);
    assign out1 = in1 & in2 & in3 & in4;    //这只是一个简单的示例
    assign out2 = in1 | in2 | in3 | in4;    //这只是一个简单的示例
endmodule


module top( 
    input a, 
    input b, 
    input c,
    input d,
    output out1,
    output out2
);
// 请用户在下方编辑代码
  
// 用户编辑到此为止
endmodule