题目描述

创建一 verilog 电路，实现对模块 mod_a 基于端口名称的实例化，如下图所示： 

其中mod_a模块的代码为：

module mod_a (
    output   out1,
    output   out2,
    input    in1,
    input    in2,
    input    in3,
    input    in4
);
    assign out1 = in1 & in2 & in3 & in4;    //这只是一个简单的示例
    assign out2 = in1 | in2 | in3 | in4;    //这只是一个简单的示例
endmodule

输入格式

输入信号 a, b, c, d，位宽 1bit。

输出格式

输出信号 out1, out2，位宽 1bit。

示例代码

module mod_a (
    output   out1   ,
    output   out2   ,
    input    in1    ,
    input    in2    ,
    input    in3    ,
    input    in4
);
    assign out1 = in1 & in2 & in3 & in4;    //这只是一个简单的示例
    assign out2 = in1 | in2 | in3 | in4;    //这只是一个简单的示例
endmodule

module top ( 
    input   a   ,
    input   b   ,
    input   c   ,
    input   d   ,
    output  out1,
    output  out2
);
    //Write your code here
    
endmodule