题目描述

对于给定的16bit加法器电路，其代码如下：

module add16 ( input[15:0] a, input[15:0] b, input cin, output[15:0] sum, output cout );

assign {cout,sum} = a + b + cin;

endmodule

试创建一verilog模块，在该模块中实例化两个16bit的加法器，并进行适当的连接，最终构成一个32bit的加法器，该加法器输入进位位为0，如下图所示：

输入格式

32'b0 32'b0

输出格式

32'b0

示例代码

module add16 ( input[15:0] a, input[15:0] b, input cin, output[15:0] sum, output cout );
    assign {cout,sum} = a + b + cin;
endmodule

module top(
    input [31:0] a,
    input [31:0] b,
    output [31:0] sum
);
  
endmodule