题目描述

通过对加法器进行改造，可以支持加、减两种运算。我们知道，电路中有符号数通常使用补码表示，如-b其补码为：~b + 1（按位取反然后加1）。因此，对于减法算式a-b,可以理解为a+(-b) = a+(~b+1)= a + (~b) +1,因此对于减法运算，可以将加法器进行如下改造实现：

实现减法运算时，首先通过32bit的异或门，将信号b按位取反，同时将输入进位位置1，实现加法运算时，b保持不变，输入进位位置0。

其中add16模块代码如下，用户可直接调用：

module add16 ( input[15:0] a, input[15:0] b, input cin, output[15:0] sum, output cout );
	assign {cout,sum} = a + b + cin;
endmodule

请创建Verilog模块，实现上述电路功能。

输入格式

32位的a,b，以及一个1位信号sub，sub为1时为减法，sub为0时为加法

输出格式

32位信号sum

注：我想你读到这里的时候，一定跟我一样想着直接用sum=(sub==0?a+b:a-b)逃课了，但是请老老实实地按题目要求分高位低位取补码相加哦~~~

示例代码

module add16 ( input[15:0] a, input[15:0] b, input cin, output[15:0] sum, output cout );
    assign {cout,sum} = a + b + cin;
endmodule
module top(
    input [31:0] a,
    input [31:0] b,
    input sub,
    output [31:0] sum
);

endmodule