题目描述

所有的数字电路都是由逻辑门和连线构成的，因此理论上来说都可以通过模块的连接和assign语句进行描述，然而在很多情况下这并不是最方便的一种方式，过程块提供了一种更加方便的描述方式，always过程块便是其中最常用的一种。

对于可综合电路（即能转化成实际电路的verilog描述方式，与之相对的是不可综合电路，多用于电路仿真，不能转换成实际电路），有两种always块的语法形式：

-组合逻辑电路：always@(*)

-时序逻辑电路：always@(posedge clk)

组合逻辑电路的always块与assign语句等效，用户描述组合逻辑电路时，可根据便利性选择其中一种方式使用。两者生成的硬件电路一般是等效的，但在语法规则上稍有不同：

-assign语句只能对一个信号进行赋值，always块内可对多个信号进行赋值

-assign语句中被赋值信号为wire类型，always块内被赋值信号需定义为reg类型

-always块内支持更加丰富的语法，如使用if…else..、case等适合实现交复杂的组合逻辑

例如下述两条语句是等效的（out1需定义为wire类型，out2需定义为reg类型，但这仅仅是语法上的要求，生成的电路并没有区别）：

assign out1 = a & b | c ^ d;

always @(*) out2 = a & b | c ^ d;

其对应的电路图如下所示：

always语句后的括号内放的是敏感变量列表，对于上例来说，可以写成always @(a,b,c,d) out2 = a & b | c ^ d，但为了简单起见，我们一般都用符号*代替。

试创建一verilog模块，实现一与门，分别用assign语句和always块实现。

输入格式

1位的a，1位的b

输出格式

1位的out_assign，1位的out_alwaysblock

示例代码

module top(
    input a, 
    input b,
    output wire out_assign,
    output reg out_alwaysblock
);

endmodule