题目描述

D触发器是一种在时钟信号的边缘（通常是上升沿）存储位并定期更新的电路。在Verilog中，时序逻辑电路描述（一般语法为：always@(posedge clk)）都会生成组合逻辑块加D触发器的电路结构。

D触发器是最简单的“组合逻辑后跟一个触发器”形式，其中组合逻辑部分只是一根导线。

创建verilog模块，实现一个D触发器。

输入格式

时钟clk，1位的d

输出格式

1位的q

示例代码

module top (
    input clk,    // Clocks are used in sequential circuits
    input d,
    output reg q );//
    // Use a clocked always block
    //   copy d to q at every positive edge of clk
    //   Clocked always blocks should use non-blocking assignments
endmodule