#144. 触发器+逻辑门

    ID: 144 Type: Default 1000ms 256MiB

触发器+逻辑门

题目描述

编写verilog代码,实现下图所示的电路功能

image

输入格式

1

输出格式

1

示例代码

module top (
    input clk,
    input in, 
    output reg out);

endmodule