#144. 触发器+逻辑门
触发器+逻辑门
题目描述
编写verilog代码,实现下图所示的电路功能
输入格式
1
输出格式
1
示例代码
module top (
input clk,
input in,
output reg out);
endmodule
编写verilog代码,实现下图所示的电路功能
1
1
module top (
input clk,
input in,
output reg out);
endmodule