#145. 寄存器+逻辑门
寄存器+逻辑门
题目描述
编写Verilog代码，实现下图所示的电路功能，假设所有D触发器的初始复位值为0
输入格式
clk,x
输出格式
z
示例代码
module top (
input clk,
input x,
output z
);
endmodule
编写Verilog代码，实现下图所示的电路功能，假设所有D触发器的初始复位值为0
clk,x
z
module top (
input clk,
input x,
output z
);
endmodule