题目描述

在实际应用中，我们经常需要对某个信号的边沿进行检测，并以此作为后续动作的触发信号（例如电脑键盘的某个按键被按下或者被松开，在电路中则对应的是电平的变化）。

设计一个电路，包含clk信号、1bit输入信号in和1bit输出信号out，当in信号从0变为1时（相对于clk，该信号变化频率很慢），out信号在in信号上升沿附近输出1个时钟周期的高电平脉冲，其余时刻都为0，如下图所示

提示：如果在top_module中定义了reg，且out的结果与reg相关，可以想象，在仿真的开始阶段，reg的值是未定义的，那么out的波形也是未定义的，为了避免此情况的error, 可以使用initial初始化这些reg, 使初始的out 为0

输入格式

时钟clk, 被检测信号1bit in

输出格式

检测结果 1bit out

示例代码

module top (
    input clk,
    input in,
    output out
);

endmodule