题目描述

创建一带有使能信号的递减计数器，当使能信号有效（高电平）时，从15到5循环递减计数，每个周期减1，使能信号无效时，计数值保持不变，电路采用同步复位方式，高电平有效，复位值为5，电路结构如下图所示

输入格式

时钟信号clk, 同步复位信号reset, 使能信号en

输出格式

4bit计数信号q

示例代码

module top(
    input clk,
    input reset,
    input en,
    output reg [3:0]q);

endmodule