题目描述

在前面的时序逻辑电路中，我们没有对时钟频率做限定，但实际上在某些电路中时钟频率对设计有显著影响，例如秒表等计时电路。假设时钟频率为 4Hz，要求设计一个秒表电路，每 1 秒钟计数加一，计数结果用 BCD 码表示，共需 8bit，其中高 4 位为十位数（0~5，每 10 秒钟加 1），低 4 位为个位数（0~9，每 1 秒钟加 1），电路采用高电平有效的同步复位方式，复位值为 0。

输入格式

输入信号 clk， 时钟信号，频率 4Hz。 输入信号 reset，复位信号，高电平有效（复位）。

输出格式

输出信号 ss，位宽 8bit，每秒钟自增1，复位方式为同步复位，，复位值为 0。

示例代码

module top(
    input           clk     ,  //4Hz
    input           reset   ,
    output  [7:0]   ss
); 
    // Write your code here
    
endmodule